HDD & SPECCY

DL>>> внутри компьютера сигнал IOGE используется для выборки
DL>>> _всех_ портов.
MK>> Хреново IOGE порты блокирует внутренние порты :(
MK>> Я когда ставил на свой пент GS решил его использовать для блокировки
MK>> кеша... завёл, всё как положено, и получил шиш, не успевал IOGE
MK>> блокировать порт кеша :((

DL> есть такой кал. GS виноват, он формирует IOGE тогда, когда IORQ в нуле.
DL> грамотные устройства вырабатывают IOGE исключительно на основе адреса, без
DL> участия IORQ, RD и WR.

IORQ должен учитываться ОБЯЗАТЕЛЬHО !
Без него могут друг друга загасить буфер ОЗУ и буфер переферии.
Комп в этом случае вообще работать не сможет :)

С уважением, Sergey Karachentsev.

...

SK>> Hичего лишнего на контроллере быть не должно.
SK>> Любую схему нужно минимизировать (не в ущерб её возможностям).

DL> в данном случае в ущерб совместимости.

А что, разве так трудно скорректировать драйвер ?
Почему эту самую коррекцию нужно делать с помощь паяльника ?

С уважением, Sergey Karachentsev.

26 Sep 1999 ты тут писал:

[про схему от ZX-Next]
RM>> Если всё ненужное из неё повыкидать, сохранив только логику работы с HDD,
RM>> то она будет не больше Hемовской.

SK> А как же поддержка автоматических команд ввода/вывода ?

Всё есть, хоть и не так круто, как в Спринтере. Hа запись она тратит 44 такта
на слово, но при чтении не уступает - те же 32 такта.
В Hемовской, для сравнения, 54 на запись и 40 на чтение. Правда, в Jason'овском
блочнике под неё на запись идёт 37 тактов, но это если со стеком мутить.

Всего хорошего.
С уважением Roman.

SK> А что, разве так трудно скорректировать драйвер ?

не всякая программа имеет драйвер. зачем чего-то править, если изначально
выбрать грамотный номер порта?

Всего хорошего.
Дмитрий.

... LD..X-TRADE... [ZX]

Однажды, Втp Сен 28 1999 09:47, Sergey Karachentsev писал к Dmitry Lomov о
[HDD & SPECCY]:

DL>> есть такой кал. GS виноват, он формирует IOGE тогда, когда IORQ в
DL>> нуле. грамотные устройства вырабатывают IOGE исключительно на
DL>> основе адреса, без участия IORQ, RD и WR.

SK> IORQ должен учитываться ОБЯЗАТЕЛЬHО !

ты неправ. мои знания и опыт свидетельствуют о правильности моего высказывания
;)

SK> Без него могут друг друга загасить буфер ОЗУ и буфер переферии.

ты пойми, что IOGE запирает внутренние _порты_ компьютера.
например, когда процессор лезет в память (MREQ=0, IORQ=1), что с того, что мы в
случае совпадения адреса дополнительно подтянем IOGE на единицу, на нем ведь и
так единица. если процессор лезет в порт (IORQ=0), мы запираем, если адрес наш.
в любом случае, IORQ в выработке IOGE может не участвовать, а если учесть гонки
сигналов, то и _не_должен_ участвовать.

SK> Комп в этом случае вообще работать не сможет :)

но у меня же работает? ;)
и у сотен обладателей XTR-модема. там IORQ не участвует в формировании IOGE.
напрочь :)

DL> ‘Ÿ –œ Õ…, fi‘œ IOGE ⁄¡–…“¡≈‘ ◊Œ’‘“≈ŒŒ…≈ _–œ“‘Ÿ_ ÀœÕ–ÿ¿‘≈“¡.
DL> Œ¡–“…Õ≈“, Àœ«ƒ¡ –“œ√≈””œ“ Ã≈⁄≈‘ ◊ –¡Õ—‘ÿ (MREQ=0, IORQ=1), fi‘œ ” ‘œ«œ, fi‘œ
DL> ÕŸ ◊ ”Ã’fi¡≈ ”œ◊–¡ƒ≈Œ…— ¡ƒ“≈”¡ ƒœ–œÃŒ…‘≈ÃÿŒœ –œƒ‘—Œ≈Õ IOGE Œ¡ ≈ƒ…Œ…√’, Œ¡
DL> Œ≈Õ
DL> ◊≈ƒÿ … ‘¡À ≈ƒ…Œ…√¡. ≈”Ã… –“œ√≈””œ“ Ã≈⁄≈‘ ◊ –œ“‘ (IORQ=0), ÕŸ ⁄¡–…“¡≈Õ, ≈”Ã…
DL> ¡ƒ“≈” Œ¡€. ◊ ÿ¬œÕ ”Ã’fi¡≈, IORQ ◊ ◊Ÿ“¡¬œ‘À≈ IOGE Õœ÷≈‘ Œ≈ ’fi¡”‘◊œ◊¡‘ÿ, ¡
DL> ≈”Ã… ’fi≈”‘ÿ «œŒÀ… ”…«Œ¡Ãœ◊, ‘œ … _Œ≈_ƒœÃ÷≈Œ_ ’fi¡”‘◊œ◊¡‘ÿ.

‰≈ ”‘◊…‘≈ÃÿŒœ , Õœ÷≈‘ … Œ≈ ’fi¡”‘◊œ◊¡‘ÿ. Hœ ”ƒ≈á‘ÿ ∆œ“Õ…“œ◊¡‘≈Ãÿ IOGE –“œ›≈ ”
’fi≈‘œÕ IORQ fi≈Õ ¬≈⁄ ≈«œ ’fi£‘¡ ≈”Ã… ƒ≈€…∆“¡‘œ“ –œ“‘œ◊ ƒœÃ÷≈Œ ∆œ“Õ…“œœ◊¡‘ÿ
Œ≈”ÀœÃÿÀœ ¡ƒ“≈”œ◊. ˜ ‹‘œÕ ”Ã’fi¡≈ ∆œ“Õ…“œ◊¡‘≈Ãÿ IOGE –œÃ’fi¡≈‘”— œ¬›…Õ ”
…”–œÃÿ⁄œ◊¡Œ…≈Õ œ¬›≈«œ ƒ≈€…∆“¡‘œ“¡ –œ“‘œ◊ fi‘œ ‹ÀœŒœÕ…fi≈”À… ◊Ÿ«œƒŒ≈≈.
˛‘œ À¡”¡≈‘”— «œŒœÀ ‘œ ƒœ –“…»œƒ¡ ”‘“œ¬…“’¿›…» /RD …Ã… /WR œŒ… Œ≈ œÀ¡⁄Ÿ◊¡¿‘
Œ…À¡Àœ«œ ◊Ã…—Œ…—.

˜œ‘ –œ”Õœ‘“… Œ¡ Õœ¿ Œœ◊’¿ ”»≈Õ’ HDD … ◊”£ ”‘¡Œ≈‘ –œŒ—‘Œœ.

††††††††††††††††††† HDD1.tx .t ††††††††††††††††††

ÇÄÄÉ ÇÄÄÄàÄÄÄÄàÄÄÄÉ
A0 Äá& ÜÄÄÄÄÄáCS2Å DC Å 6 OÄÄÄ#ÄÄÄÄÄÄÄÄÄÄÄÄÄCMOS_GLUK
A1 Äá ÅIORQÄOCS0Å Å Å Å ÇÄÄÉ
ÑÄÄÖ ÇÄÄOCS1Å Å Å #Äá& Å ÎÄÄÄ +5
__ ÇÄÄÉ Å ÜÄÄÄá Å Å ÑÄá OÄÄ‚
M1 Äá& OÄÄÖ Å Å Å Å ÇÄá Å ¸
A2 Äá Å A3 ÄáA0 Å Å Å #Äá Å ÑÄ IOGE
A5 Äá Å A4 ÄáA1 Å Å Å Å ÑÄÄÖ ÇÄÄÉ
A7 Äá Å A6 ÄáA2 Å Å 1 OÄÄÄ#ÄÄÄÄÄÄÄÄ#Äá1 ÜÄCS0_HDD
ÑÄÄÖ ÑÄÄÄâÄÄÄÄâÄÄÄÖ Å ÇÄÄÄÄÄÄäÄá Å
ÇÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÖ Å Å ÜÄÄá
Å ÇÄÄÉ ÇÄÄÉ ÇÄÄÉ Å ÇÄÄÉ ÑÄá1 ÜÄCS1_HDD
__ #Äá1 ÜÄÄÄ#Äá& ÜÄÉ A12ÄÄá& ÜÄ#Äá1 OÄÄÄá Å
RD ÄäÄá Å ÇÄäÄá Å Å ÇÄá Å ÑÄá Å ÑÄÄÖ
Å ÜÄÄá Å Å ÑÄÄÖ Å Å ÜÄÄá ÑÄÄÖ
__ ÑÄá1 ÜÄ# Å ÇÄÄÄÄÖ A9ÄäÄá& ÜÄA0_HDD
WR ÄÄÄá Å Å Å Å #Äá Å
ÑÄÄÖ Å Å Å Å ÜÄÄá
Å Å Å A10ÄäÄá& ÜÄA1_HDD
Å Å Å #Äá Å
Å Å Å Å ÜÄÄá
ÇÄÄÉ Å Å Å A11ÄäÄá& ÜÄA2_HDD
ÇÄÄÄá& ÜÄäÄäÄäÄÄÄÄÄÄÄÄÄ#Äá Å
Å ÇÄá Å Å Å Å ÑÄÄÖ
Å Å ÑÄÄÖ Å Å #ÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ#ÄÄÄÄÄÄÈÚ23_WR
ÑÄäÄÄÄÄÄÄäÄäÄäÄÄÄÄÄÄÄÄÄÄÄÄÄÄÉ Å
Å Å Å Å ÇÄÄÄÄÄÄÄÄÄÄÄäÄÉ ÇÄÄÉ Å ÇÄÄÉ
Å Å Å Å Å ÇÄÄàÄÄÄÄÉ Å ÑÄá1 ÜÄäÄá1 ÜÄÈÚ23_RD
Å Å Å Å Å áR ÅT OÄ#ÄÄÄá Å #Äá Å
Å ÇÄÄÉ Å Å ÑÄÄäÄ/C Å Å ÑÄÄÖ Å ÑÄÄÖ
A8 Ä#Äá1 OÄäÄäÄ#ÄÄ#ÄáD Å Å ÇÄÄÉ Å
ÑÄá Å Å Å Å áS Å ÜÄ#ÄÄÄá1 ÜÄäÄÄÄÄÄÄRD_HDD
ÑÄÄÖ Å Å Å ÑÄÄâÄÄÄÄÖ Å ÇÄá Å Å
Å ÑÄäÄÄÄÄÄÄÄÄÄÄÄÄÄÄäÄ# ÑÄÄÖ Å ÇÄÄÉ
Å Å ÇÄÄÉ Å Å ÇÄÄÉ ÑÄá1 ÜÄ·6_OE
Å ÑÄá1 ÜÄWR_HDD ÑÄäÄá& ÜÄÄÄá Å
ÑÄÄÄÄÄá Å ÑÄá Å ÑÄÄÖ
ÑÄÄÖ ÑÄÄÖ

††††††††††††††††††††††††††††††††††††††††††††††††

Û ’◊¡÷≈Œ…≈Õ, Sergey Karachentsev.

Однажды, Пят Окт 01 1999 10:19, Sergey Karachentsev писал к Dmitry Lomov о
[HDD & SPECCY]:

DL>> ты пойми, что IOGE запирает внутренние _порты_ компьютера.
DL>> например, когда процессор лезет в память (MREQ=0, IORQ=1), что с
DL>> того, что мы в случае совпадения адреса дополнительно подтянем
DL>> IOGE на единицу, на нем ведь и так единица. если процессор лезет в
DL>> порт (IORQ=0), мы запираем, если адрес наш. в любом случае, IORQ в
DL>> выработке IOGE может не участвовать, а если учесть гонки сигналов,
DL>> то и _не_должен_ участвовать.

SK> Действительно , может и не участвовать. Hо сделать формирователь IOGE
SK> проще с учетом IORQ чем без его учёта если дешифратор портов должен
SK> формироовать несколько адресов.

именно поэтому в большинстве случаев и делают плохо :(

SK> Вот посмотри на мою новую схему HDD и всё станет понятно.

SK> ═══════════════════ HDD1.tx .t ══════════════════

SK> ┌──┐ ┌───┬────┬───┐
SK> A0 ─┤& ├─────┤CS2│ DC │ 6 O───#─────────────CMOS_GLUK
SK> A1 ─┤ │IORQ─OCS0│ │ │ │ ┌──┐
SK> └──┘ ┌──OCS1│ │ │ #─┤& │ К─── +5
SK> __ ┌──┐ │ ├───┤ │ │ └─┤ O──Б
SK> M1 ─┤& O──┘ │ │ │ │ ┌─┤ │ Э
SK> A2 ─┤ │ A3 ─┤A0 │ │ │ #─┤ │ └─ IOGE
SK> A5 ─┤ │ A4 ─┤A1 │ │ │ │ └──┘ ┌──┐
SK> A7 ─┤ │ A6 ─┤A2 │ │ 1 O───#────────#─┤1 ├─CS0_HDD
SK> └──┘ └───┴────┴───┘ │ ┌──────┼─┤ │
SK> ┌─────────────────────────┘ │ │ ├──┤

[skipped]

да, пожалел два элемента ЛЛ1. IORQ убрать с дешифратора, в цепь выходов
дешифратора включить ЛЛ1, на вторые входы которых завести IORQ. на смесителе
IOGE оставить сигналы прямо с выходов дешифратора.

Хе-хе, а схемя мясная ;) имхо, глюки будут, коротенькие необоснованные
срабатывания. я бы сделал не так :)

DL> именно поэтому в большинстве случаев и делают плохо :(

И чем же это плохо ?

...

DL> [skipped]

DL> да, пожалел два элемента ЛЛ1. IORQ убрать с дешифратора, в цепь выходов
DL> дешифратора включить ЛЛ1, на вторые входы которых завести IORQ. на
DL> смесителе
DL> IOGE оставить сигналы прямо с выходов дешифратора.

Зачем ?

DL> Хе-хе, а схемя мясная ;) имхо, глюки будут, коротенькие необоснованные

Какие глюки ?
Приведи примеры.

DL> срабатывания. я бы сделал не так :)

Какие необоснованные срабатывания ?
Каков предполагаемый механизм их возникновения ?

С уважением, Sergey Karachentsev.

DL>> выходов дешифратора включить ЛЛ1, на вторые входы которых завести
DL>> IORQ. на смесителе IOGE оставить сигналы прямо с выходов
DL>> дешифратора.

SK> Зачем ?

см. выше :)

SK> Какие необоснованные срабатывания ?
SK> Каков предполагаемый механизм их возникновения ?

см. выше :-)

возникает адрес. твоя схема молчит. возникают WR и IORQ - твоя схема молчит, и
лишь спустя ~40 нс выдает IOGE. в течение этих ~ внутри компа есть адрес и
сигналы выборки. если порт с упрощенной адресацией быстрый (н-р, бордюр или
#FD) - он загадится.